liu.seSök publikationer i DiVA
Ändra sökning
RefereraExporteraLänk till posten
Permanent länk

Direktlänk
Referera
Referensformat
  • apa
  • ieee
  • modern-language-association-8th-edition
  • vancouver
  • oxford
  • Annat format
Fler format
Språk
  • de-DE
  • en-GB
  • en-US
  • fi-FI
  • nn-NO
  • nn-NB
  • sv-SE
  • Annat språk
Fler språk
Utmatningsformat
  • html
  • text
  • asciidoc
  • rtf
Scheduling Tests for 3D Stacked Chips under Power Constraints
Linköpings universitet, Institutionen för datavetenskap, ESLAB - Laboratoriet för inbyggda system. Linköpings universitet, Tekniska högskolan.
Linköpings universitet, Institutionen för datavetenskap, ESLAB - Laboratoriet för inbyggda system. Linköpings universitet, Tekniska högskolan.
Linköpings universitet, Institutionen för datavetenskap, ESLAB - Laboratoriet för inbyggda system. Linköpings universitet, Tekniska högskolan.
2012 (Engelska)Ingår i: Journal of electronic testing, ISSN 0923-8174, E-ISSN 1573-0727, Vol. 28, nr 1, s. 121-135Artikel i tidskrift (Refereegranskat) Published
Abstract [en]

This paper addresses Test Application Time (TAT) reduction under power constraints for core-based 3D Stacked ICs (SICs) connected by Through Silicon Vias (TSVs). Unlike non-stacked chips, where the test flow is well defined by applying the same test schedule both at wafer sort and at package test, the test flow for 3D TSV-SICs is yet undefined. In this paper we present a cost model to find the optimal test flow. For the optimal test flow, we propose test scheduling algorithms that take the particulars of 3D TSV-SICs into account. A key challenge in testing 3D TSV-SICs is to reduce the TAT by co-optimizing the wafer sort and the package test while meeting power constraints. We consider a system of chips with cores that are accessed through an on-chip JTAG infrastructure and propose a test scheduling approach to reduce TAT while considering resource conflicts and meeting the power constraints. Depending on the test schedule, the JTAG interconnect lines that are required can be shared to test several cores. This is taken into account in experiments with an implementation of the proposed scheduling approach. The results show significant savings in TAT.

Ort, förlag, år, upplaga, sidor
Springer Verlag (Germany) , 2012. Vol. 28, nr 1, s. 121-135
Nyckelord [en]
Power constrained test scheduling, 3D integration
Nationell ämneskategori
Teknik och teknologier
Identifikatorer
URN: urn:nbn:se:liu:diva-77342DOI: 10.1007/s10836-011-5244-5ISI: 000302868800011OAI: oai:DiVA.org:liu-77342DiVA, id: diva2:526312
Anmärkning
Funding Agencies|Swedish Research Council||Tillgänglig från: 2012-05-11 Skapad: 2012-05-11 Senast uppdaterad: 2017-12-07

Open Access i DiVA

fulltext(825 kB)594 nedladdningar
Filinformation
Filnamn FULLTEXT01.pdfFilstorlek 825 kBChecksumma SHA-512
6751bc792d9f573e9af1d86c5a2dcbfeb773b136b51d1dc78a3d8a97120e8067c3147b70f4b2937308a2e0ed426a28b804249492376d4bad5cbeebd099fcf2e7
Typ fulltextMimetyp application/pdf

Övriga länkar

Förlagets fulltext

Personposter BETA

Sengupta, BreetaIngelsson, UrbanLarsson, Erik

Sök vidare i DiVA

Av författaren/redaktören
Sengupta, BreetaIngelsson, UrbanLarsson, Erik
Av organisationen
ESLAB - Laboratoriet för inbyggda systemTekniska högskolan
I samma tidskrift
Journal of electronic testing
Teknik och teknologier

Sök vidare utanför DiVA

GoogleGoogle Scholar
Totalt: 594 nedladdningar
Antalet nedladdningar är summan av nedladdningar för alla fulltexter. Det kan inkludera t.ex tidigare versioner som nu inte längre är tillgängliga.

doi
urn-nbn

Altmetricpoäng

doi
urn-nbn
Totalt: 145 träffar
RefereraExporteraLänk till posten
Permanent länk

Direktlänk
Referera
Referensformat
  • apa
  • ieee
  • modern-language-association-8th-edition
  • vancouver
  • oxford
  • Annat format
Fler format
Språk
  • de-DE
  • en-GB
  • en-US
  • fi-FI
  • nn-NO
  • nn-NB
  • sv-SE
  • Annat språk
Fler språk
Utmatningsformat
  • html
  • text
  • asciidoc
  • rtf