liu.seSök publikationer i DiVA
Ändra sökning
RefereraExporteraLänk till posten
Permanent länk

Direktlänk
Referera
Referensformat
  • apa
  • harvard1
  • ieee
  • modern-language-association-8th-edition
  • vancouver
  • oxford
  • Annat format
Fler format
Språk
  • de-DE
  • en-GB
  • en-US
  • fi-FI
  • nn-NO
  • nn-NB
  • sv-SE
  • Annat språk
Fler språk
Utmatningsformat
  • html
  • text
  • asciidoc
  • rtf
Core-Level Expansion of Compressed Test Patterns
Linköpings universitet, Tekniska högskolan. Linköpings universitet, Institutionen för datavetenskap, ESLAB - Laboratoriet för inbyggda system.
Masters Programme in Computer Science Linköpings Universitet.
Linköpings universitet, Tekniska högskolan. Linköpings universitet, Institutionen för datavetenskap, ESLAB - Laboratoriet för inbyggda system.
Dept. of Electrical and Computer Engineering Duke University, USA.
2008 (Engelska)Ingår i: Proceedings of the Asian Test Symposium, Sapporo, JAPAN: IEEE Computer Society , 2008, s. 277-282Konferensbidrag, Publicerat paper (Refereegranskat)
Abstract [en]

 The increasing test-data volumes needed for the testing of system-on-chip (SOC) integrated circuits lead to long test-application times and high tester memory requirements. Efficient test planning and test-data compression are therefore needed. We present an analysis to highlight the fact that the impact of a test-data compression technique on test time and compression ratio are method-dependant as well as TAM-width dependant. This implies that for a given set of compression schemes, there is no compression scheme that is the optimal with respect to test time reduction and test-data compression at all TAM widths. We therefore propose a technique where we integrate core wrapper design, test architecture design and test scheduling with test-data compression technique selection for each core in order to minimize the SOC test-application time and the test-data volume. Experimental results for several SOCs crafted from industrial cores demonstrate that the proposed method leads to significant reduction in test-data volume and test time.

Ort, förlag, år, upplaga, sidor
Sapporo, JAPAN: IEEE Computer Society , 2008. s. 277-282
Nyckelord [en]
integrated circuits, system-on-chip, testing, test-data compression, memory requirements, wrapper design, test-application time
Nationell ämneskategori
Datavetenskap (datalogi)
Identifikatorer
URN: urn:nbn:se:liu:diva-43976DOI: 10.1109/ATS.2008.71Lokalt ID: 75283ISBN: 978-0-7695-3396-4 (tryckt)OAI: oai:DiVA.org:liu-43976DiVA, id: diva2:264837
Konferens
17th Asian Test Symposium ATS,2008
Tillgänglig från: 2009-10-10 Skapad: 2009-10-10 Senast uppdaterad: 2018-01-12

Open Access i DiVA

Fulltext saknas i DiVA

Övriga länkar

Förlagets fulltexthttp://www.ida.liu.se/labs/eslab/publications/pap/db/anlar_ats08.pdf

Personposter BETA

Larsson, AndersLarsson, Erik

Sök vidare i DiVA

Av författaren/redaktören
Larsson, AndersLarsson, Erik
Av organisationen
Tekniska högskolanESLAB - Laboratoriet för inbyggda system
Datavetenskap (datalogi)

Sök vidare utanför DiVA

GoogleGoogle Scholar

doi
isbn
urn-nbn

Altmetricpoäng

doi
isbn
urn-nbn
Totalt: 36 träffar
RefereraExporteraLänk till posten
Permanent länk

Direktlänk
Referera
Referensformat
  • apa
  • harvard1
  • ieee
  • modern-language-association-8th-edition
  • vancouver
  • oxford
  • Annat format
Fler format
Språk
  • de-DE
  • en-GB
  • en-US
  • fi-FI
  • nn-NO
  • nn-NB
  • sv-SE
  • Annat språk
Fler språk
Utmatningsformat
  • html
  • text
  • asciidoc
  • rtf