liu.seSearch for publications in DiVA
Change search
CiteExportLink to record
Permanent link

Direct link
Cite
Citation style
  • apa
  • harvard1
  • ieee
  • modern-language-association-8th-edition
  • vancouver
  • oxford
  • Other style
More styles
Language
  • de-DE
  • en-GB
  • en-US
  • fi-FI
  • nn-NO
  • nn-NB
  • sv-SE
  • Other locale
More languages
Output format
  • html
  • text
  • asciidoc
  • rtf
Evaluation on how to use SystemVerilog as a design and assertion language
Linköping University, Department of Electrical Engineering.
2006 (English)Independent thesis Basic level (professional degree), 20 points / 30 hpStudent thesis
Abstract [sv]

SystemVerilog är det första design och verifieringsspråk som har standardiserats och dess syfte är att bemöta de krav som kommer med den komplexitet dagens chip har. SystemVerilog är en expansion till det hårdvarubeskrivande språket Verilog-2001 och det har en rad bra funktioner för både design och verifiering. För tillfället finns det dock ingen definition på vilka delar av språket som kan användas för konstruktion och verktygstillverkarna kan själva bestämma vad som kan användas för syntes. Detta medför att det finns skillnader vad beträffar vilka delar av språket som stöds. SystemVerilog har även en underklass som underlättar för skrivandet av avancerade assertions, SVA, som öppnar upp för möjligheten för en designer att funktionalitetsverifiera sin design på ett effektivt sätt. SVA bidrar till ökad observerbarhet i konstruktionen och möjliggör användandet av andra verifieringsmetoder som formell verifiering etc. Detta examensarbetes huvuduppgift är att ta reda på hur SystemVerilog kan användas som designspråk och att reda ut hur man kan använda SVA på befintlig VHDL-kod utan att modifiera koden. Andra avsikter med rapporten är att utvärdera mognadsgraden på de verktyg som används för design på avdelningen, med avseende på SystemVerilog, samt att se på skillnader ellan SystemVerilog jämfört med det renodlade verifieringsspråket ’e’.

Place, publisher, year, edition, pages
Institutionen för systemteknik , 2006. , 97 p.
Keyword [en]
SV, SystemVerilog, SVA, HDVL
National Category
Computer Engineering
Identifiers
URN: urn:nbn:se:liu:diva-7682ISRN: LiTH-ISY-EX--06/3831--SEOAI: oai:DiVA.org:liu-7682DiVA: diva2:22670
Presentation
2006-10-02, Nollstället, HUS B, Linköpings Universitet, Linköping, 14:00
Uppsok
teknik
Supervisors
Examiners
Available from: 2006-11-10 Created: 2006-11-10

Open Access in DiVA

fulltext(2643 kB)4896 downloads
File information
File name FULLTEXT01.pdfFile size 2643 kBChecksum MD5
ecec5686a9e1cb8e5b20c6afc994d94c832879fdd19664e9174ea541f1e5a0f369f0e4de
Type fulltextMimetype application/pdf

By organisation
Department of Electrical Engineering
Computer Engineering

Search outside of DiVA

GoogleGoogle Scholar
Total: 4896 downloads
The number of downloads is the sum of all downloads of full texts. It may include eg previous versions that are now no longer available

urn-nbn

Altmetric score

urn-nbn
Total: 603 hits
CiteExportLink to record
Permanent link

Direct link
Cite
Citation style
  • apa
  • harvard1
  • ieee
  • modern-language-association-8th-edition
  • vancouver
  • oxford
  • Other style
More styles
Language
  • de-DE
  • en-GB
  • en-US
  • fi-FI
  • nn-NO
  • nn-NB
  • sv-SE
  • Other locale
More languages
Output format
  • html
  • text
  • asciidoc
  • rtf